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階段：主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識，掌握FPGA最小系統(tǒng)硬件電路設(shè)計(jì)方法，學(xué)會(huì)操作QuartusII軟件來完成FPGA的設(shè)計(jì)和開發(fā)。

1..編程邏輯器件簡介 2.可編程邏輯器件的發(fā)展歷史 3. FPGA/CPLD的基本結(jié)構(gòu)4. PLD/FPGA的分類和使用 5. FPGA關(guān)鍵電路的設(shè)計(jì)（最小電路設(shè)計(jì)）：

第二階段：介紹熟練掌握硬件描述語言(Verilog HDL)是FPGA工程師的基本要求。通過本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前的Verilog HDL語言的基本語法，掌握Verilog HDL語言中最常用的基本語法。通過本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。通過實(shí)戰(zhàn)訓(xùn)練，學(xué)員可以對Verilog HDL語言有更深入的理解和認(rèn)識。

2.1 硬件描述語言簡介2.2 Verilog模塊的基本概念和結(jié)構(gòu)2.3 數(shù)據(jù)類型及其常量及變量2.4 運(yùn)算符及表達(dá)式2.5條件語句和循環(huán)語句2.6 結(jié)構(gòu)說明語句 2.7 系統(tǒng)函數(shù)和任務(wù) 2.8 小結(jié)

第三階段 Altera FPGA設(shè)計(jì)

3.1 Altera高密度FPG3.2 Altera的Cyclone系列低成本FPGA3.3 Altera的MAX II系列CPLD器件3.4 Quartus II軟件綜3.5 設(shè)計(jì)輸入3.6 綜合 3.7 布局布線3.8 仿 3.9 編程與配置 3.10 小結(jié)

第四階段：隨著FPGA芯片的性能和密度不斷提高, 基于FPGA產(chǎn)品開發(fā)正在逐漸成熟并且在很多領(lǐng)域得到了應(yīng)用。本階段重點(diǎn)學(xué)習(xí)在FPGA產(chǎn)品設(shè)計(jì)核心技術(shù)

4.1 FPGA的硬件設(shè)計(jì)技 4.2 基于Nios II的SOPC系統(tǒng)設(shè) 4.3 Nios II的SOPC系統(tǒng)的設(shè)計(jì) 4.4 系統(tǒng)時(shí)序邏輯設(shè)計(jì)技4.5 基于FPGA的IP核設(shè)計(jì)技 4.6FPGA的數(shù)據(jù)采集系統(tǒng)設(shè) 4.7 基于FPGA的硬件回路仿真器設(shè)計(jì)

第五階段Alter的IP工

5.1 IP的概5.2 Alter可提供的I 5.3 Alter IP在設(shè)計(jì)中的作5.4使用Alter的基本宏功 5.5使用Alter的IP核

第六階段：總結(jié)答疑，由工程師帶領(lǐng)學(xué)員設(shè)計(jì)項(xiàng)目